結論：TSV（Through Silicon Via：シリコン貫通電極）は、シリコンダイに縦方向の貫通孔を形成し、導電材料を充填することでチップ間を垂直接続する技術だ。HBMの多層積層とCoWoSの先端パッケージングに不可欠であり、AI半導体の性能を実現する核心技術の一つだ。製造難易度が極めて高く、この技術を持つ企業が先端パッケージング市場での競争優位を持つ。
TSVとは何か｜基本定義
TSV（Through Silicon Via）は、半導体チップ（シリコンダイ）に縦方向の貫通孔（ビア）を形成し、銅などの導電材料を充填することで、チップを垂直方向に電気接続する技術だ。
従来の半導体パッケージでは、チップ間の電気接続はワイヤーボンディング（金属細線でつなぐ）またはフリップチップ（バンプで接続）という方法が主流だった。TSVはこれらより接続距離が桁違いに短いため、データ転送速度の向上と消費電力削減を実現できる。
HBMの性能の核心はTSVにある。HBMは複数のDRAMダイをTSVで縦方向に接続し、超高速・超広帯域のデータ転送を実現する。NVIDIAのH100がAI処理で圧倒的な性能を発揮できる理由の一つが、HBMのTSVによる超高速メモリアクセスだ。
TSVの製造工程
TSVの製造は極めて複雑で難易度が高い。主な工程は以下の通りだ。
- ビア形成：ドライエッチングで数マイクロメートル径の貫通孔を形成
- 絶縁膜形成：孔の内壁にCVDで絶縁膜を形成（銅と基板の絶縁）
- シード層形成：電気めっきのための銅シード層をPVDで形成
- 銅めっき：孔全体に銅を充填（電解めっき）
- CMP研磨：表面の余分な銅を化学機械研磨で除去
- ウェハ薄化：バックグラインドでウェハを薄く削る（30マイクロメートル以下）
特にウェハ薄化（バックグラインド）は難易度が高い。HBMの積層には30マイクロメートル以下（髪の毛の直径の約1/3）という極限の薄さが求められる。この薄化工程で世界トップシェアを持つのが日本のディスコ（6146）であり、HBM需要急拡大の最大受益企業の一つだ。
TSVが使われる主な製品
- HBM（高帯域幅メモリ）：DRAMダイを8〜12層積層。AI向けGPUに搭載
- CoWoSのシリコンインターポーザー：GPUダイとHBMを接続するシリコン中間基板にTSVが形成される
- 3D IC（三次元集積回路）：ロジックチップとメモリを一体化した次世代パッケージ
- イメージセンサー（裏面照射型）：ソニーのCMOSイメージセンサーにもTSVが使用
TSV製造に必要な装置・材料
TSV製造には以下の装置・材料が必要で、日本企業が重要なポジションを占める。
- ドライエッチング装置（ビア形成）：Lam Research・東京エレクトロン
- CVD装置（絶縁膜・シード層）：Applied Materials・東京エレクトロン
- バックグラインド装置（ウェハ薄化）：ディスコ（世界首位）・東京精密
- CMP装置（研磨）：Applied Materials・荏原製作所
- 研磨材（CMP用スラリー）：フジミインコーポレーテッド・CMC Materials
投資・M&A視点からの評価
TSVを投資・M&A視点で評価する際の核心は「HBM需要の拡大がTSV製造装置・材料への需要を直接押し上げる」という連動構造だ。特にウェハ薄化装置のディスコはHBM需要急拡大の最大受益企業の一つとして投資家から注目されている。
M&Aの観点では、TSV関連のプロセス技術・装置・材料を持つ企業は先端パッケージング市場の成長とともに戦略的価値が高まっている。ディスコ・東京精密のような精密加工装置メーカーへの注目度が上昇しているのもこの文脈からだ。
まとめ
- TSV＝シリコンダイへの貫通孔に導電材料を充填してチップ間を垂直接続する技術
- HBMの多層積層とCoWoSの先端パッケージングに不可欠
- 製造工程：ビア形成→絶縁膜→シード層→銅めっき→CMP→ウェハ薄化（30μm以下）
- ウェハ薄化装置ではディスコが世界首位。HBM需要急拡大の最大受益企業
- 投資評価軸：HBM需要→TSV装置・材料需要増という連動構造
👉 関連用語：
- HBMとは｜AI半導体を支える高帯域幅メモリの構造と市場
- CoWoSとは｜AI半導体を完成させる先端パッケージング技術
- エッチングとは｜半導体回路を削り出す工程の構造
- CVD・成膜とは｜半導体の積み重ねを支える薄膜形成技術
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