DFT（テスト容易化設計）とは？数十億トランジスタを検査可能にする設計技術【2026年版】

結論：DFT（Design for Test：テスト容易化設計）は、製造後のチップを検査しやすくするために、設計段階からテスト回路を組み込む技術。スキャンチェーン・BIST・圧縮などの手法で、数十億トランジスタの良否を現実的な時間で判定可能にする。テストコストとKGD保証を左右する、地味だが決定的な設計領域だ。

DFTとは何か

製造したチップの内部は外部端子からしか観測できず、何も工夫しなければ内部の故障を検出することはほぼ不可能だ。DFTは、フリップフロップを数珠つなぎにして内部状態を外部から設定・観測できるようにするスキャンチェーン、メモリを自己検査するBIST（Built-In Self-Test）、テストデータを圧縮してATEの負担を減らす圧縮技術などにより、「テストできる設計」をあらかじめ作り込む。チップ面積の数%をテスト回路に割くのが通例だ。

テストコストの経済学

テスト時間はチップコストに直結し、DFTの巧拙でテスト時間は数倍変わる。故障検出率（テストカバレッジ）を99%以上に高めつつテストパターンを最小化する自動生成（ATPG）が核心技術で、Synopsys（TetraMAX）・Siemens EDA（Tessent）・Cadenceの3社がツールを寡占する。近年は微細化に伴う微小欠陥・経年劣化の検出のため、セルアウェアテスト、オンチップモニタ（動作中の劣化検知）へと進化している。

チップレット時代の新たな役割

チップレットでは、パッケージ後にダイ間接続を検査する必要があり、IEEE 1838（3D-IC テストアクセス規格）などダイをまたぐDFT標準が整備されつつある。KGD保証もダイ単体で高カバレッジを出せるDFTが前提だ。また車載では走行中の自己診断（機能安全のためのin-field test）が必須となり、DFTは「工場でのテスト」から「製品寿命全体の健全性監視」へ役割を広げている。

投資・M&A視点

DFT・テスト解析はEDA3社の安定収益源であると同時に、テスト装置（Advantest・Teradyne）・解析（PDF Solutions・proteanTecs等）と連携する生態系を形成する。シリコンライフサイクル管理（SLM）と呼ばれるオンチップモニタ市場は、SynopsysのAnsys買収・Moortec買収などが示す通り成長分野だ。テスト時間インフレとKGD要求の高まりは、DFT関連ツール・IPの価値を構造的に押し上げている。

DFT（テスト容易化設計）に関連する代表企業

同じ分野でも、装置、材料、設計、製造、サービスで役割と収益構造が異なります。以下は関連するバリューチェーンを理解するための代表例です。

関連市場の規模と読み方

個別試験だけの市場ではなく隣接市場として、SEMIは2025年の半導体テスト装置市場を93億米ドルと予測しています。

市場規模は調査元の定義で差が生じます。隣接市場を掲載した場合、その金額をDFT（テスト容易化設計）だけの売上と解釈しないでください。出典：SEMI

実務・企業分析で確認したいポイント

技術評価では最高性能だけでなく、量産時の安定性、顧客認定期間、歩留まり、保守・消耗品を含む総コストを見ます。主な比較軸は、測定精度、テスト時間、カバレッジ、並列性、温度条件、再現性です。

企業分析では、主要顧客と用途、設備投資負担、供給能力、地域依存、競合への切り替え難易度を確認します。市場拡大が各社の売上や利益へ反映される時期には差があります。

よくある質問

DFT（テスト容易化設計）はなぜ重要ですか？

半導体の性能、歩留まり、製造コスト、供給力のいずれかに影響し、前後工程の条件とも密接に関係するためです。

比較するときは何を確認しますか？

測定精度、テスト時間、カバレッジ、並列性、温度条件、再現性を確認します。研究開発段階の仕様と量産実績は分けて評価してください。

市場規模はそのまま比較できますか？

できません。装置、材料、サービス、地域、用途の含有範囲と基準年をそろえる必要があります。

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参考情報

• SEMI：市場情報
• SEMI Standards
• IEEE IRDS

本記事は技術・業界理解を目的とした解説であり、投資判断を推奨するものではありません。