この記事のポイント：Chipmetrics（フィンランド・ヨエンスー、2019年創業）は、ALD（原子層堆積）などの薄膜プロセスの「段差被覆性（コンフォーマリティ）」を瞬時に評価するPillarHall®テストチップを開発・販売するディープテック企業。2024年に300mmウェハ対応製品ラインを発表し、最先端半導体プロセス開発の計測インフラを担う。
| 企業名 | Chipmetrics Oy |
|---|---|
| 本社所在地 | フィンランド・ヨエンスー（Joensuu） |
| 設立 | 2019年 |
| 主力製品 | PillarHall®テストチップ（LHAR4・LHAR5・ASD-1） |
| 対応プロセス | ALD・CVD・スパッタリング等の薄膜堆積プロセス |
| 主要顧客 | 半導体ファブ・装置メーカー・大学・国立研究機関 |
ALD成膜の「段差被覆性」評価という難問
ALD（Atomic Layer Deposition：原子層堆積法）は、3D NAND・FinFET・GAA（Gate-All-Around）トランジスタなどの先端半導体構造を形成するために不可欠なプロセス技術だ。ALDの最大の利点は「コンフォーマル（均一）成膜」——複雑な3D構造の内壁・底面まで均一な膜厚で薄膜を堆積できること——にある。
ポイント：しかし、アスペクト比（深さ÷幅）が100:1を超える超深トレンチ・ホールでは、従来の断面TEM観察によるコンフォーマリティ測定は試料破壊・長時間・高コストという問題があった。ChipmetricsのPillarHall®はこの問題を根本から解決する。
PillarHall®の技術的革新性
① 非破壊・瞬時計測
PillarHall®は専用設計のシリコンテストチップで、高アスペクト比の細長い「横穴（ラテラルハイアスペクト比構造）」を持つ。このチップをALD装置に入れて成膜後、チップ上面を光学顕微鏡で観察するだけで、穴の深さ方向への膜堆積プロファイルが非破壊かつ数分以内に取得できる。TEMのような破壊・数日作業が不要になる。
② LHAR5（2024年新製品）
2024年7月に発表されたPillarHall LHAR5は、ギャップ高さ最小100nmの超微細構造に対応。3D IC・チップレット・次世代GAAトランジスタのALDプロセス評価に適した製品で、APCM Europe 2024・ALD/ALE 2024（ヘルシンキ）でも発表された。
③ 300mmウェハ対応製品ライン（2024年発表）
従来の200mm以下に加え、300mmウェハ対応のPillarHallラインを2024年のAPCM Europe 2024で発表。TSMCやSamsung・IntelのプロダクションファブはすべてALD・CVDプロセスを300mmウェハで実施するため、この製品拡張はエンタープライズ顧客へのアクセスを大幅に拡大する。
フィンランドのALD研究エコシステムとの関係
フィンランドはALD技術の発祥国（1974年にTuomo Suntola博士が発明）であり、Chipmetricsはその伝統を受け継ぐスピンオフ企業だ。ヨエンスー大学・アールト大学との研究連携が強く、ALD研究コミュニティ（AVS・ALD Conference）でのブランド認知が高い。2024年のALD Academia Contestでの受賞者発表でもChipmetricsが中心的役割を担った。
投資・M&A視点での評価
Chipmetrics（設立2019年）は典型的なディープテック系スタートアップで、現状は非公開・小規模だがプロセス開発の不可欠なインフラを担うニッチ寡占ポジションを築きつつある。半導体プロセス評価ツール分野では、KLA・Nova（NASDAQ:NVMI）のような大手計測企業による買収・技術ライセンスの対象になりやすいプロファイルだ。3D IC・GAA量産本格化（2024〜2026年）はALD評価ツールの需要を構造的に押し上げる。詳細は半導体業界の全体構造を読むも参照。
※本記事は公開情報をもとに作成した分析・解説記事です。投資判断等の根拠として使用する場合は、必ず一次情報をご確認ください。情報は執筆時点のものであり、最新状況とは異なる場合があります。
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