結論：チップレット（Chiplet）は一つの大きなSoCの代わりに、機能別に分割した小さなダイ（チップレット）を複数組み合わせて一つのパッケージに統合する設計手法。歩留まり向上・異種プロセス混載・開発コスト削減を実現し、AMDのEPYC・Intel Xeがこの設計で市場を牽引する。
チップレットとは何か
従来の半導体はすべての機能を一枚のダイ（SoC）に集積するアプローチが主流だった。しかしダイサイズが大きくなるほど歩留まり（良品率）が指数関数的に低下し、製造コストが急上昇する。チップレット設計はCPUコア・I/O・メモリコントローラ・アナログ回路などを機能別に分割した小ダイ（チップレット）として製造し、先端パッケージ技術で統合する。小さいダイは歩留まりが高く、各機能に最適なプロセスノードを選べる柔軟性も持つ。
チップレットの代表例
AMDはEPYC（Rome/Milan/Genoa）でチップレット設計を本格採用し、7nmの演算コアチップレット（CCD）と14nm I/Oダイを組み合わせてIntel Xeonに対抗した。IntelはFoveros・EMIB技術を使ったチップレット統合でXeグラフィクスや次世代Coreに展開する。NVIDIAのBlackwell（GB200）は2個のGPUダイをNV-HBI（高帯域インターコネクト）で接続してチップレット的アプローチを採用した。HBMもチップレットシステムの重要コンポーネントとして統合される。
UCIeと標準化の動向
チップレット間の通信インターフェースの標準化を目的に、Intel・AMD・ARM・TSMC・Samsungなど主要企業がUCIe（Universal Chiplet Interconnect Express）コンソーシアムを結成した。UCIeはダイ間の物理層・プロトコル層を規定し、異なるベンダーのチップレットを組み合わせるオープンエコシステムの形成を目指す。ウェーハボンディング・インターポーザー・ブリッジ接続など様々なパッケージング技術がチップレット統合を支える。
投資・M&A視点
チップレット設計の普及はファウンドリ・OSAT（外注後工程）・EDA・インターポーザーサプライヤーすべてに恩恵をもたらす。TSMCのCoWoS・SoIC、Intelのパッケージングサービス（IFS）、AMKORのSWIFT等、先端パッケージングの覇権を争う競争が激化している。設計面ではシノプシス・ケイデンスのチップレット設計EDA需要も拡大中だ。M&A観点では「先端パッケージング能力」を持つOSAT企業の買収競争が今後加速すると見られている。
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