メモリ・ロジック半導体– category –
メモリ・ロジック半導体では、データを記憶するメモリと、演算・制御を担うロジックデバイスの技術を解説します。DRAM、DDR5、LPDDR、GDDR、HBM2E・HBM3・HBM3E、NAND、3D NAND、QLC、PLCなどの構造、性能、用途を整理し、ECC、ウェアレベリング、ガベージコレクション、SSDコントローラといった周辺技術も紹介します。ロジック分野ではCPU、GPU、NPU、AIアクセラレータ、SoC、キャッシュ、L1・L2・L3、チップレットを扱います。TSMC N2・N3・N5、Intel 18A、GAA、EUVレイヤー、Backside Power Delivery、BSPDNなど先端ノードの用語に加え、PPA、トランジスタ密度、リーク最適化、低電圧動作、HPCの考え方まで、性能と電力を読み解く基礎をまとめています。生成AI、データセンター、スマートフォン、車載機器におけるメモリ帯域と演算性能の関係も解説します。
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メモリ・ロジック半導体
高性能コンピューティング(HPC)とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
HPCは、大規模な科学技術計算やAI処理を多数のCPU、GPU、アクセラレータで並列実行する計算基盤です。 -
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ロジック半導体とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
ロジック半導体は、入力データに対して論理演算、制御、処理を行う集積回路の総称です。 -
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リーク最適化とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
リーク最適化は、回路が動作していない状態でも流れる漏れ電流を抑え、待機電力を削減する設計技術です。 -
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低電圧動作とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
低電圧動作は、電源電圧を下げて動的消費電力を削減しながら回路機能を維持する設計手法です。 -
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トランジスタ密度とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
トランジスタ密度は、一定のチップ面積へ集積できるトランジスタ数を表すロジック半導体の指標です。 -
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PPAとは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
PPAは、半導体設計の性能(Performance)、消費電力(Power)、面積(Area)をまとめて評価する考え方です。 -
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Backside Power Delivery(BSPDN)とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
Backside Power Delivery(BSPDN)は、トランジスタの背面側から電力を供給し、表面側を主に信号配線へ使う技術です。 -
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EUVレイヤーとは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
EUVレイヤーは、波長13.5nmのEUV露光を使って形成する先端半導体の配線・デバイス層です。 -
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TSMC N5とは?メモリ・ロジック半導体の仕組み・性能・技術動向を解説
TSMC N5は、EUVを本格採用し、スマートフォン、CPU、GPU、AIチップで広く使われる5nm級プロセスです。