結論：TrendForceは2026年9月18日、AI向け先端半導体パッケージングの勢力図について「TSMCの「CoWoS-L」は技術的な成熟度と歩留まりの高さから、2028年までAIチップ向けパッケージングの主流であり続ける」との分析を公表した。表面的には「TSMCの一人勝ち」に見えるニュースだが、内実を読み解くと、AI半導体の競争軸が「どれだけ微細な回路を作れるか」という露光装置主導の勝負から、「どれだけ多くの演算ダイとメモリを、一枚の基板の上に破綻なく載せられるか」という組み立て工程主導の勝負へと移っていることが見えてくる。そして、この新しい主戦場のボトルネックは、TSMC自身の幹部が認める通り、半導体の微細化そのものではなく「メモリとABF基板」という、これまで脇役だった部材へと移りつつある。
何が起きたか──CoWoS-Lが「2028年までの本命」に指名された
TrendForceが9月18日に公表した分析によれば、AI向けGPU・アクセラレータ向けの先端パッケージングは、TSMCの「CoWoS-L」と、競合であるIntelの「EMIB-T」の二極構造に集約されつつある。現行世代の「CoWoS-S」は2つのSoC・チップレットと8つのHBMモジュールを統合する規模にとどまり、Microsoftの「Maia 200」などに採用されている。これに対しCoWoS-Lは、インターポーザーの内部に高速なシリコンブリッジダイを埋め込むことで、より広い露光範囲（リティクルサイズ）を使った統合を可能にする技術だ。TrendForceは、NVIDIAとAMDのアクセラレータがすでに2026年にCoWoS-Lへ移行し、2027年にはMetaの「MTIA 400」やAWS、Microsoftも追随すると予測する。一方でGoogleだけは、IntelのEMIB-Tへ移行する見通しだという（報道ベース）。NVIDIAの高性能GPU出荷は2026年に前年比約30%増加すると見込まれており、この成長そのものが先端パッケージング需要を押し上げている。
なぜCoWoS-Lなのか──「露光機の限界」を組み立てで超える発想
これまで半導体の性能は、TSMCやIntelが持つ最先端の露光装置――ArFやEUV、High-NA EUVといった微細化技術によって決まってきた。実際にIntel Foundryは2026年9月、High-NA EUVの累計露光枚数が100万枚を突破したと明らかにしている。しかしAI向けの巨大チップでは、1枚のマスクで露光できる面積（リティクル）そのものが物理的な上限になっている。CoWoSはこの壁を、複数の演算ダイやHBMを一枚の基板上に「貼り合わせる」ことで突破する技術だ。TrendForceによれば、TSMCのCoWoSはこの数年でリティクルサイズを段階的に拡大しており、2026年時点で量産中のCoWoS-Lはすでに5.5倍リティクルで歩留まり98〜99%を達成、2028年には14倍リティクル（大型演算ダイ約10個とHBMスタック20個を1パッケージに統合できる規模）へ拡張する計画だという（TSMC副社長Jun He氏、8月時点でのTrendForce取材より）。微細化で稼ぐ時代から、「面積で稼ぐ」時代への転換が起きている。
本当のボトルネックは半導体ではなく「メモリと基板」
この巨大パッケージの製造でTSMC自身が最大の障害として名指ししているのは、演算チップの微細化ではなく「メモリとABF基板」だ。CoWoS-LやCoWoS-Sの内部には、SK hynixやMicron、Samsungなど複数社から調達したHBMが混在して搭載されるが、各社のHBMは機械的特性や熱特性が微妙に異なり、これが歩留まり管理を複雑にしているという。実際、NVIDIAはHBM4の積層方法を12段構成から8段構成へ分散させる調整に動いており、Micronも供給不足に対応するためにHBMの月産能力を10万枚規模へ倍増させる計画を進めている。TSMCはこうした部材側のばらつきを吸収するため、開発サイクルをこれまでの2年から1年へ短縮し、サプライチェーン各社と並行して設計を進める体制に切り替えたとされる。基板の側でも変化は起きており、Intelがガラス基板とMicro LEDでAUOとの協業を検討していると報じられるなど、「基板」という地味な部材が急に主役級の投資対象になっている。TSMCがHBMメーカーに対して「X線で内部が見える設計」を要求しているという動きも、この歩留まり管理の難しさの裏返しと見ることができる。
誰が勝者になるのか──GPU連合とASIC連合の分岐
興味深いのは、AI半導体を作る側の企業が「CoWoS-L連合」と「独自ASIC連合」の二つに分かれつつあることだ。NVIDIAやAMDのようにGPUで性能を追求する企業は、歩留まりと実績で先行するCoWoS-Lに残り続ける。一方、GoogleやMetaのようにクラウド事業者が自社設計のASICを増やす動きは、NVIDIAが自らMediaTekに35億ドルを出資してASIC陣営を取り込もうとしている動きとも重なる。パッケージング技術の選択は、単なる製造上の都合ではなく、「誰の設計に、誰の技術で相乗りするか」という陣営選びの意味を帯び始めている。CoreWeaveがVera Rubin NVL72の複数ラック接続に成功したというニュースも、この巨大パッケージ化の先にある「ラック単位でのAI計算基盤」という次の主戦場を示唆している。
日本企業にとっての意味──OSAT・基板・材料への参入余地
この構造転換は、日本の半導体関連企業にとっても無視できない意味を持つ。パッケージングの主戦場が「露光」から「組み立てと部材」に移るということは、TSMCやIntelといった最先端ファウンドリだけでなく、ABF基板、シリコンインターポーザー、HBM周辺の検査・実装装置を手がける企業にも、新たな投資・提携機会が生まれるということだ。実際、メモリを巡る争奪戦は先端品だけでなく成熟品にも波及しており、Intelは2026年10月にもメモリ価格を再び10%引き上げると報じられている。半導体業界へのM&A・新規参入を検討する企業にとっては、「誰が最も微細な回路を作れるか」ではなく、「誰が最も複雑な部材の組み合わせを歩留まりよくまとめ上げられるか」という視点で投資対象を見直す時期に来ていると言えるだろう。
出典：TrendForce「AI Chip Packaging Pushes Beyond Reticle Limits, with CoWoS-L Set to Remain the Mainstream Advanced Packaging Solution Through 2028」（2026年9月18日）、TrendForce「TSMC’s 5.5-Reticle CoWoS Reportedly Tops 99% Yield; Flags Memory, ABF as AI Bottlenecks」（2026年8月11日）
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